UHDRリニアック変調器向けIGBTゲート駆動ジッタ制御

工学的な回答

ゲート駆動ジッタを300 ps以下に抑えれば、パルス高さの誤差は0.15%以内に収まります。立ち上がり時間200 nsでジッタが2 nsの場合、高さの誤差は1%になります。合計値を決定するのは4つのリンクです。ドライバICが50～200 ps、アイソレーションパスが200～1000 ps、ゲート抵抗が100 ps、ゲートループが100～500 psです。これらは二乗和として加算されるため、アイソレーションパスが最低値を決定します。

ジッタが100ps以下のドライバICを選択してください。
UHDRパルス作業にはファイバーアイソレーションを使用する
ループインダクタンスからR_gを設定し、入力値C_iesを設定します。
ゲートループの面積を1cm²未満に保つ
40段階すべてをスクリーニングしてσを100ps未満にする

抽象

固体リニアック変調器では、ゲート駆動ジッタがパルス高さ誤差と線量率を決定します。この記事では、駆動チェーンにおけるジッタ発生源、ジッタからパルス誤差への伝達、300 psのジッタを保持するドライバと抵抗の仕様、および40段IGBTスタックのスクリーニングルールについて説明します。測定された40段構成は、スクリーニング後に0.65 ns RMSを達成しました。

はじめに

現代の放射線治療は、±0.5%以内の線量率精度で行われます。この値は、パルス高さの誤差が±0.2%に相当します。

UHDR FLASHの精度はより厳密です。40 Gy/sを超える場合、単一パルスのエネルギーは±0.1%以内、パルス間のばらつきは±0.05%以内に収まる必要があります。

ゲートジッターがそのばらつきを決定します。1ナノ秒のゲートジッターでパルス高さが約0.5%変化します。300ピコ秒のターゲットを使用すると、誤差は0.15%に抑えられます。

この記事では、ジッタ発生源、ジッタ伝達関数、ドライバと抵抗器の選択、光ファイバの分離、40段トリガー方式、および結果を証明するテスト方法について説明します。

2. コアメカニズム

2.1 ジッター対パルス誤差

パルス高さ誤差は、ジッタと立ち上がり時間の比率に比例します。

ΔV_pulse / V_pulse = t_jitter / t_rise

ここで、ΔV_pulseはパルス高さ誤差、V_pulseは目標高さ、t_jitterはゲートジッタ、t_riseはパルス立ち上がり時間である。

立ち上がり時間を200ナノ秒とします。2ナノ秒のジッターでは1%の誤差が生じます。300ピコ秒のジッターでは0.15%の誤差となります。300ピコ秒という目標値は、UHDR作業に必要な値です。

2.2 連鎖全体にわたる平方根和

各リンクはRMS値でジッターを増加させます。4つのリンクでは以下のようになります。

t_total = √(t_1² + t_2² + t_3² + t_4²)

ここで、t_1はトリガージッタ、t_2はアイソレーションジッタ、t_3はドライバICジッタ、t_4はゲートループジッタである。

100 ps、500 ps、50 ps、100 psの連鎖で合計525 psになります。分離リンクを150 psに短縮すると、合計は220 psになります。

2.3 ゲート抵抗値

ゲート抵抗はループを減衰させ、スイッチング速度を設定します。最適な値は次のとおりです。

R_g = √(L_loop / C_ies)

ここで、L_loopはゲートループインダクタンス（nH）、C_iesはIGBTの入力値（nF）、R_gはゲート抵抗（Ω）です。

L_loop = 50 nH、C_ies = 20 nFの場合、最適な値は1.6 Ωです。これより大きい値にすると、リンギングは減少しますが、同時にジッタが増加します。

2.4 40段階にわたるジッターの増加

並列ステージは1つのソースからトリガーされるため、スプレッドは最初のステージと最後のステージの間のギャップとなる。

Δt_RMS = √N · σ

ここで、Nはステージ数、σはステージごとのジッター（ps）、Δt_RMSはスタックスプレッド（ns）です。

N = 40、σ = 200 ps の場合、広がりは 1.26 ns です。σ = 100 ps にすると、広がりは 0.63 ns に減少します。

図1 — 300 psのジッタではパルス誤差は0.15%付近に抑えられ、2 nsのジッタでは200 nsの立ち上がり時間で1%を超えます。

3. エンジニアリング上の課題

問題点1：オプトカプラがジッタフロアを設定する

オプトカプラは安価で構造もシンプルです。しかし、ジッターは200～1000ピコ秒で、経年劣化も伴います。1000ピコ秒のリンクでは300ピコ秒という目標値を達成する余地がないため、UHDR設計では光ファイバーまたはデジタル絶縁方式が採用されるようになります。

問題点2：大きなゲート抵抗がタイミングエラーを隠してしまう

10Ωのゲート抵抗により、リンギングが抑制され、立ち上がりエッジが遅くなります。立ち上がり時間は30nsから150nsに、ジッタは50psから500psに増加します。立ち上がりエッジが遅くなることでジッタ対立ち上がり時間の比率が上昇するため、パルス高さの誤差が大きくなります。

問題点3：40段階の拡大

各ステージにはそれぞれ遅延時間があります。ステージあたり200 psでスクリーニングなしの場合、スタックのばらつきはRMS値で1.26 ns、3σで3.8 nsに達します。この値は、±0.5%の線量率目標値を上回ります。

4. 設計手順

戦略1：低ジッタのドライバICを選択する

ドライバのジッタを100 ps未満、遅延マッチングを5 ns未満、立ち上がり時間を10 ns未満に抑える。TI UCC21750は50 psで動作し、出力電流は5 A、絶縁耐圧は5.7 kVである。Infineon 1ED3124は100 psで14 Aの出力電流を提供する。

戦略2：ループからゲート抵抗を設定する

R_g = √(L_loop / C_ies) から始めて、ベンチ上で調整します。2.2 Ω 付近の値は、ジッタと速度のバランスが取れており、ジッタは 100 ps、立ち上がり時間は 50 ns です。4.7 Ω を超える値では、ジッタが 200 ps を超えます。

戦略3：ジッターターゲットのアイソレーションを選択する

光ファイバー絶縁は50～200psで動作し、50kVの主パルスを無視します。デジタル絶縁は50～150psで動作し、5kVのバリアが必要です。誘導結合は100～300psで動作し、中級機に適しています。容量結合はコンパクトですが、距離に制限があります。

戦略4：ゲートループを小さく保つ

ループ面積を1cm²未満、ゲート配線幅を2mm以上、ドライバをゲートピンから5mm以内に配置してください。電源ピンから3mm以内に100nFと1µFのデカップリングコンデンサを追加してください。測定された電源リップルは100mVから5mVに、ジッタは200psから80psに低下します。

戦略5：組み立て前にスタックをスクリーニングする

1000回のトリガー動作で各IGBTのσ値を測定し、100ps以下の部品のみを残します。次に、光ファイバーの長さを1mm以内の精度で一致させ、40段すべてで1つのドライバモデルと1つのゲート抵抗値を使用します。

コンポーネントパラメータ	標準値	試験条件
定格電圧（HVCT8Gシリーズ）	10kV DC	60秒間、1.5倍の高電圧試験
キャパシタンス	4700 pF ±20% (472M)	1 MHz、1 V rms
1MHzにおけるESR	50 mΩ未満	-
ループインダクタンス（E40コード）	8 nH未満	端子間隔40mm
絶縁抵抗	500V DCで10GΩ以上	25℃、相対湿度60％
使用可能温度範囲	−40℃～+125℃	IEC 60068-2シリーズ
パルスdv/dt機能	50 kV/µs以上	定格電圧で

5. ゲート駆動チェーン用HVC部品

タイミング目標を担う部品群は2つあります。1つはドライバ電源のデカップリング部品、もう1つはIGBTゲートのゲート抵抗です。HVCは、東莞にある自社工場（6000m²）でこれら両方を製造し、絶縁部品や整流部品と合わせて一体化して生産しています。

ここで重要な6つのパラメータ

ドライバ電源におけるジッタは100 ps未満。100 nF 25 V N4700 この部品はドライバピンから3mm以内に配置されています。電源リップルは100mVから5mVに低下し、ジッタシェアは200psから80psに低下します。
直列インダクタンスの低いゲート抵抗器。厚膜抵抗器 2W時における動作範囲は2.0Ωから5.0Ωで、寄生インダクタンスは20nH未満、許容誤差は±1%です。
年間5ppm未満の変動。 HVR-HTE この部品は10万時間のドリフトを0.5%未満に抑えることができ、これは20年間で0.05ナノ秒未満のジッターの増加に相当します。
定格電圧の1.5倍において、PD（部分放電）は5 pC未満です。これにより、主パルスの50 kV/µsのエッジ以下で誘電体が安定した状態を保ち、絶縁リンクが余分なジッタを拾うことがありません。
連携した部品。 HVRGXPサンプリング抵抗器, HVCT8G ドアノブ部品, 高速回復ダイオードゲート駆動部、電流検出部、整流部をセットで注文できます。
一流ブランドとの相互参照。HVC部品は、以下の電気的パラメータに適合します。ビシェイ村田製作所やTDK製の部品を使用し、大量生産の変調器を製造している。

配送とサポート

標準部品は4～8週間、マッチングセットは6～10週間で出荷されます。これは、上記のブランドの一般的な納期である20～30週間と比べて大幅に短縮されています。HVCのアプリケーションエンジニアリングは、ジッター発生源解析、ドライバと抵抗器の選定、スタックスクリーニングの制限値設定などをサポートします。

ステージ数、立ち上がり時間目標値、ドライバモデル、および負荷プロファイルを送信してください。HVCは、部品番号、動作点におけるジッタデータ、および2サンプルキットを記載した対応シートを5営業日以内に返送します。

6。よくある質問

Q1：リニアック変調器はどの程度のゲートジッタを許容できますか？

標準的なVMATおよびIMRTでは2 ns未満、40 Gy/sを超えるUHDR FLASHでは500 ps未満が制限値となります。制限値はΔV_pulse / V_pulse = t_jitter / t_riseで決まります。立ち上がり時間が200 nsの場合、2 nsのジッターでパルス高さに1%の誤差が生じ、これは最新のリニアックの精度目標である±0.2%の範囲外となります。

Q2：オプトカプラがUHDRに適さないのはなぜですか？

ジッタは200～1000psで、電流伝送比は経年劣化します。1000psのリンクでは、許容範囲である300psをすべて使い切ってしまい、ドライバICとゲートループのための余裕が全く残らないほどです。ファイバーアイソレーションは50～200psで、この値は20年以上維持されます。

Q3：ゲート抵抗の値はいくつにすればよいですか？

R_g = √(L_loop / C_ies) から始めます。ループ抵抗が 50 nH、入力抵抗が 20 nF の場合、結果は 1.6 Ω になります。2.2 Ω に近い値では、立ち上がり時間が 50 ns でジッタが 100 ps となり、ほとんどの 40 段設計に適しています。4.7 Ω を超えると、ジッタは 200 ps を超えます。

Q4：デカップリング容量はどのようにしてジッターを低減するのですか？

電源リップルはドライバのしきい値を変調し、起動遅延を変化させます。電源ピンから3mm以内に100nFの部品を配置し、さらに1μFのバルク部品を追加することで、測定されたリップルは100mVから5mVに低減されます。その結果、電源リンクのジッタシェアは200psから80psに低下します。

Q5：1つのスタック用に40個のIGBTを選別するにはどうすればよいですか？

各デバイスについて1000回のトリガーで起動遅延を測定し、σが100ps未満の部品のみを残します。これにより、スタックのばらつきが1.26nsから0.63ns RMSに減少します。次に、ファイバーの長さを1mmに合わせ、スタック全体で1つのドライバモデルと1つのゲート抵抗を使用します。

Q6：完成した変調器のジッターを測定するにはどうすればよいですか？

帯域幅2GHz、サンプリングレート10GSa/sのオシロスコープと、ゲート・エミッタ間ノードで1pF以下のプローブを使用します。1000回トリガーし、各サイクルのオン時間を記録し、標準偏差を求めます。この値が単段ジッタです。スタックのジッタを求めるには、この値を√40倍します。

7。リファレンス

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IEC 60384-8、 電子機器用固定コンデンサ ― 第8部：セラミック誘電体固定コンデンサ、クラス1ジュネーブ：IEC、2015年。
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モハン、N.、アンダーランド、TM、ロビンス、WP、 パワーエレクトロニクス：コンバータ、応用、設計第3版。ニュージャージー州ホーボーケン：ワイリー、2003年。
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HVCアプリケーションエンジニアリングチーム、 高電圧セラミックコンデンサ技術リソース、https://www.hv-caps.com

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