30kVエキシマ変圧器：漏洩インダクタンスの除去

30kVエキシマ変圧器：漏洩インダクタンスの除去

抽象

エキシマレーザーにおける高電圧パルストランスは、変調器と負荷を結合し、絶縁を提供します。実際のトランスは、漏洩インダクタンスと巻線容量を付加し、これらが共振システムを形成します。これにより、立ち上がり時間が長くなり、コンデンサに15～25%の余分な過渡電圧がかかり、コモンモード電流がトリガ回路に流れ込みます。本稿では、これらの寄生要素を導出し、その影響を定量化し、それらを同時に抑制する巻線規則を示します。

はじめに

エキシマレーザー電源における高電圧パルストランスは、低電圧変調器と高電圧負荷を結合する役割を果たします。これにより、ガルバニック絶縁が実現され、必要に応じて昇圧比も提供されます。

理想的な変圧器では、漏れインダクタンスはゼロ、励磁インダクタンスは無限大、巻線間容量はゼロであるため、二次側は一次側と全く同じになります。実際の巻線には、これら3つの項すべてが含まれます。

エキシマガス放電に必要な25ナノ秒から50ナノ秒の立ち上がり時間では、漏洩インダクタンスと巻線容量が共振系を形成します。これにより立ち上がり時間が歪み、オーバーシュートが発生し、レーザーヘッド周辺の電子機器に電磁干渉（EMI）が放射されます。

適切に設計された変圧器の漏れインダクタンスは、ネットワーク全体のループインダクタンスに匹敵する可能性がある。一方、巻線間の静電容量によってコモンモード電流がグランドプレーンに流れ込み、その電流が隣接する段のトリガータイミングに到達する。

2. コアメカニズム

2.1 漏れインダクタンスの発生源

漏洩インダクタンスは、磁束のうち一方の巻線を鎖交させ、もう一方の巻線を鎖交させない部分によって生じる。高電圧二次巻線は多数の巻線と厚い絶縁体を必要とし、その絶縁体によって2つの巻線が互いに押し離される。

L_leak ≈ (μ₀ × N² × mean_turn_length × fill_factor) / (3 × winding_height)

ここで、L_leakはヘンリー単位の漏洩インダクタンス、μ₀は真空の透磁率、Nは一次巻線の数、mean_turn_lengthはメートル単位の平均巻線長、fill_factorはウィンドウの銅充填率、winding_heightはメートル単位の巻線高さです。

結果は巻数の二乗に比例し、巻線の高さに比例して減少する。また、巻線間の距離に比例して増加するが、この距離は定格電圧と絶縁材料によって決まる。

30kV変圧器では、漏れインダクタンスは200nHから500nHの間に収まり、これはPFNループ全体と同じオーダーである。

2.2 巻線容量はどこから来るのか

巻線間の静電容量は、一次導体と二次導体の間の電界に由来する。

C_inter = ε₀ × εr × A / d

ここで、C_interはファラッド単位の巻線間容量、ε₀は真空の誘電率、εrはバリアの比誘電率、Aは対向導体の面積（平方メートル）、dはバリアの厚さ（メートル）である。

2 mmのポリイミド絶縁体を使用した30 kV変圧器は、10 pFから30 pFの容量を示します。隣接する巻線間および巻線とコア間の二次側の自己容量は、さらに20 pFから50 pFを加えます。これらが合わさって、パルスが認識する二次側の容量を形成します。

断熱材を厚くすると、C_interは低下し、同時にL_leakは上昇します。したがって、バリアの厚さは一方の寄生要素と他方の寄生要素とのトレードオフの関係にあるため、このノードでは材料の選択よりも形状の方が重要になります。

2.3 共鳴は1つではなく2つ

漏洩インダクタンスは、その両端に存在する静電容量と連動してリング状に変化する。エキシマパルサーでは、これらの回路のうち2つが重要となる。

f_ring = 1 / (2π × √(L_leak × C_sec))

ここで、f_ringはヘルツ単位のリンギング周波数、L_leakはヘンリー単位の漏れインダクタンス、C_secはファラッド単位の巻線両端の静電容量である。

巻線容量に対しては、その値は小さい。53 MHz で 30 pF のリングで 300 nH、71 MHz で 50 pF のリングで 100 nH である。20 nF の結合コンデンサに対しては、2.5 MHz で同じ 200 nH のリーク リングが発生し、これはすべてのパルスに目に見えるテールとして現れるほど遅い。

MHz帯では巻線抵抗が漏れインダクタンスのリアクタンスに比べて小さいため、どちらの回路も減衰不足の状態にある。したがって、高電圧トランスの減衰比は0.5を大きく下回る。

2.4 コンデンサの電圧オーバーシュート

減衰不足の共振ペアにステップ入力を加えると、二次側がフラットトップ値を超えて振動する。ピーク比は減衰比に比例する。

V_peak / V_ss = 1 + e^(−πζ / √(1 − ζ²))

ここで、V_peakは二次側のピーク電圧（ボルト）、V_ssはフラットトップ値（ボルト）、ζは二次回路の減衰比である。

オーバーシュートは二次巻線とそれに接続されているすべてのコンデンサに発生します。設計出力電圧を20%上回り、結合コンデンサと負荷コンデンサでは公称電圧を15%～25%上回ります。

この過渡現象は、発射パルスごとに発生し、維持間隔中に数百万回繰り返される。部分放電開始電圧付近では、誘電体は各オーバーシュートのピーク時に部分放電状態に入る。

2.5 巻線間容量からのコモンモード電流

巻線間の静電容量は、一次側から二次側へ変位電流を流し、その電流は接地平面を通って戻る。

I_cmem = C_inter × dV/dt

ここで、I_cmemはコモンモード電流（アンペア）、C_interは巻線間容量（ファラッド）、dV/dtは障壁両端の電圧勾配（ボルト/秒）である。

20 pF、1 kV/nsの条件下では、電流は5 nsの間20 Aになります。100 mΩの接地インピーダンスでは、この電流によって2 Vの電圧が発生し、これは隣接するステージを誤ってトリガーしたり、タイミングをナノ秒単位でずらしたりするのに十分な電圧です。

マルチチャンネルレーザーでは、すべてのチャンネルが同じグランドプレーンを駆動するため、その効果は複合的に現れる。

図1 — 漏洩インダクタンスにより30 nsの立ち上がりが60～100 nsに引き伸ばされ、20 pFの巻線間容量により100 mΩの接地に20 Aが流れます。

3. エンジニアリング上の課題

問題点1：漏洩インダクタンスによる立ち上がり時間の設定

30kV変圧器では、漏れインダクタンスは200nHから500nHの範囲にあり、これは一般的なネットワークのループ全体の許容値を超えています。そのため、出力立ち上がり時間はスイッチやコンデンサではなく、変圧器に依存します。

設計上30ナノ秒の立ち上がり時間が60ナノ秒または100ナノ秒に劣化する。パルスが遅く見えるため、コンデンサとスイッチが原因だと考えられるが、本当の原因は巻線の形状にある。

問題点2：巻線容量に蓄積されたエネルギー

巻線間容量と二次巻線の自己容量は、パルスの立ち上がり時にパルスの一部を蓄積し、立ち下がり時にそれを解放します。この解放は、二次波形上のオーバーシュートとリンギングテールとして現れます。

オーバーシュートは設計出力の20%増に達し、リンギングは数百ナノ秒続く。どちらも、パルスごとに負荷コンデンサとスイッチングダイオードに負荷をかける。

問題点３：トリガー回路および制御回路へのEMIの侵入

巻線間容量を流れる変位電流は、グランドプレーン内を流れる。20 Aの電流が5 ns流れると、100 mΩのグランドインピーダンスの両端に2 Vの電圧が発生する。

その電圧は、次のステージのトリガー入力に現れます。マルチチャンネルレーザーでは、誤作動やタイミングのジッターとして現れ、すべてのショットで発生します。

問題点4：変圧器のオーバーシュートによるコンデンサの過負荷

結合コンデンサと負荷コンデンサは、公称出力電圧に合わせて選定されます。そのため、オーバーシュートやリンギングによって、これらのコンデンサには公称出力電圧より15%～25%高い過渡電圧が負荷されます。

部分放電開始電圧付近で既に動作している誘電体は、ピーク時に放電を開始する。数百万回のパルスにわたって侵食が蓄積され、コンデンサが故障する。原因は変圧器の波形にあるにもかかわらず、報告書には部品の欠陥と記載される。

4. 設計手順

戦略1：巻線を交互に配置する

一次巻線と二次巻線を同一層上の隣接するセクターに配置することで、両者間の距離を短縮し、漏洩インダクタンスを50%～70%削減できます。30kVの二次巻線の場合、4～6個のセクターを使用し、各セクターには薄いバリアで隔てられた一次巻線と二次巻線を配置します。

巻線の高さを上げるには、アスペクト比が高く、細長く、かつ長めのコアを選択してください。巻数が一定の場合、漏洩インダクタンスは巻線の高さとともに減少します。

戦略2：入り組んだ経路を遮蔽する

一次巻線と二次巻線の間に接地された静電シールドを挿入します。このシールドにより、巻線間の静電容量が接地されるため、コモンモード電流はトリガー回路を流れるのではなく、局所的に戻ります。

低誘電率のバリア材料（εr 3.5のポリイミドまたはεr 2.1のPTFE）を選択します。次に、層ごとの電圧を低く抑える層巻きによって、二次側の自己容量を低減します。

戦略3：一次側のリンギングを抑制する

低インダクタンスを追加する 厚膜抵抗器 一次回路において、減衰比を0.5または0.6に上げ、オーバーシュートを10%未満に抑える。抵抗器自体の等価直列インダクタンス（ESL）は約10 nH以下に抑える必要があり、そうでないと減衰させるべきインダクタンスが増加してしまう。

減衰特性は、シミュレーションだけでなく、実機の電圧をかけた状態で検証してください。測定結果によって、モデルが想定していたループ抵抗が正しいことが確認できます。

戦略4：二次オーバーシュートを抑制する

〜を置く 高速回復ダイオード 出力と逆直列に接続して、二次側のオーバーシュートを抑制します。逆回復時間が35ナノ秒以下で、かつ回復電荷が十分に低く、オーバーシュートに電流を注入しない部品を選択してください。

クランプレベルを設計出力電圧より5～8%高く調整してください。これにより、通常のパルスではダイオードが導通することなく、過渡的なピークからコンデンサを保護できます。

戦略5：両方の位置に低ESLコンデンサを選択する

結合部と負荷部には、ESLが30 nH以下のコンデンサを使用してください。そうすることで、コンデンサ自体のインダクタンスがトランスの漏れインダクタンスに加算されるのを防ぐことができます。 フィルムコンデンサ そしてN4700セラミック部品は、レイアウトを確定する前に同じ波形に対して測定する価値のある2つの経路です。

温度係数を±30 ppm/℃に指定することで、静電容量、ひいては共振周波数が温度変化によって変動しないようにします。また、損失係数を0.1%未満に抑えることで、コンデンサが全体の損失にほとんど寄与せず、ダンピング設計の有効性を維持します。

戦略6：両方の寄生要素をシステムモデルに組み込む

インピーダンスアナライザを用いて、100kHz～10MHzの周波数範囲で漏洩インダクタンスと巻線容量を測定します。測定値をネットワークモデルに入力し、システム全体の立ち上がり時間、オーバーシュート、リンギングをシミュレーションします。

シミュレーションされた波形が仕様を満たすまで、変圧器の設計、減衰抵抗、およびクランプを繰り返し調整し、その後、アセンブリ上でそれを確認します。

コンポーネントパラメータ	標準値	試験条件
定格電圧（HVCT8Gシリーズ）	10kV DC	60秒間、1.5倍の高電圧試験
キャパシタンス	4700 pF ±20% (472M)	1 MHz、1 V rms
1MHzにおけるESR	50 mΩ未満	-
ループインダクタンス（E40コード）	8 nH未満	端子間隔40mm
絶縁抵抗	500V DCで10GΩ以上	25℃、相対湿度60％
使用可能温度範囲	−40℃～+125℃	IEC 60068-2シリーズ
パルスdv/dt機能	50 kV/µs以上	定格電圧で

5. パルストランス二次側用HVC N4700コンデンサ

このノードでの選択を左右する要件は4つあります。コンデンサがすでに数百ナノヘンリーの漏洩インダクタンスに加算されない程度にESLが低いこと、共振が安定する程度に温度係数が小さいこと、減衰が抵抗器から得られる程度に散逸係数が小さいこと、そしてオーバーシュートを吸収できる程度に部分放電が小さいことです。HVCは、東莞にある6,000平方メートルの自社工場で、1kVから150kVまでの電圧範囲に対応する製品を製造しています。

ここで重要な6つのパラメータ

• 短く幅の広い電流経路によるESLが30nH未満であれば、コンデンサは既に200nHから500nHの漏れインダクタンスの影響を受けないため、トランスの立ち上がり時間が維持されます。
• ±30 ppm/℃の温度係数により、動作範囲全体にわたって静電容量、ひいてはリンギング周波数が一定に保たれるため、制振設計の有効性が維持されます。
• N4700 誘電率DFが0.1%未満の誘電体では、変圧器の減衰は外部抵抗器に委ねられ、これはエンジニアが調整できる変数となる。
• 5 pC以下の100%部分放電試験では、パルスごとに部品に公称値より15%～25%高い負荷をかけるオーバーシュートとリンギングをカバーします。
• HVRGHP ESLが10 nH以下のダンピング抵抗器と、25 nsから35 nsの回復時間を持つ高速回復クランプダイオードは、コンデンサとともに適切なダンピング二次回路を構成する。
• 40 kVまでのネジ端子ボディは、光源現場修理プログラムにおいて日本の村田製作所製ネジ式コンデンサの代替品として認定されています。HVC部品は、 村田TDKおよびVishayの高電圧シリーズ。

配送とサポート

標準部品は4～8週間、トランスと二次側部品のマッチングセットは6～10週間で出荷されます。HVCアプリケーションエンジニアリングでは、トランスの寄生特性評価、ダンピングおよびクランプ設計レビュー、低ESLコンデンサの選定をサポートします。

巻数比、二次電圧、漏れインダクタンス、巻線容量、立ち上がり時間、およびレイアウト図をお送りください。HVCは、提案されたパッケージのESL値、ダンピング抵抗値、クランプレベル、および2つのサンプルからなる評価キットを5営業日以内に返送します。

6。 よくある質問

Q1：なぜ漏洩インダクタンスは定格電圧とともに増加するのですか？

定格電圧によって絶縁体の厚さが決まり、絶縁体の厚さによって巻線間の距離が決まります。30 kVのバリアには2 mm以上のポリイミドが必要で、L_leak ≈ (μ₀ × N² × 平均巻線長 × 充填率) / (3 × 巻線高さ) はその間隔とともに増加します。インターリーブされたセクタは、その50%から70%を回復します。

Q2：どの共振周波数を中心に設計すべきでしょうか？

どちらも該当します。巻線容量に対しては、その値は小さく、53 MHzで30 pFのリングが300 nHとなり、波形の前面が歪み、部分放電が発生します。20 nFの結合コンデンサに対しては、同じ漏洩リングが2.5 MHzで発生し、数百ナノ秒にわたって目に見えるテールとして現れます。それぞれに独自の減衰とクランプが必要です。

Q3：変圧器はコンデンサにどれくらいのオーバーシュートを加えますか？

二次側で設計出力の20%増、カップリングコンデンサと負荷コンデンサで15%から25%の過渡電圧増を達成するのに十分な量です。ピークはV_peak / V_ss = 1 + e^(−πζ / √(1 − ζ²))に従うため、一次側ダンピング抵抗を使用してζを0.5または0.6に上げると、10%未満に抑えられます。

Q4：接地されたシールドはどのように役立ちますか？

これにより、変位電流に局所的な帰還経路が確保されます。シールドがない場合、I_cmem = C_inter × dV/dt は、20 pF、1 kV/ns のグランドプレーンに 5 ns の間 20 A の電流を流し、100 mΩ のグランドインピーダンスによって、トリガー入力で 2 V の電圧が発生します。シールドを設置すると、電流は一次側に戻ります。

Q5：二次側で重要なコンデンサパラメータは何ですか？

ESLが30 nH未満であるため、部品が漏れインダクタンスに加算されず、温度係数が±30 ppm/℃付近であるため、リンギング周波数がドリフトせず、DFが0.1%未満であるため、ダンピング抵抗がループを制御し、部分放電が5 pC未満であるため、オーバーシュートによって誘電体が侵食されない。

Q6：構築済みユニットの寄生容量を確認するにはどうすればよいですか？

インピーダンスアナライザを用いて100kHz～10MHzの周波数範囲で漏洩インダクタンスと巻線容量を測定し、測定値をネットワークモデルに入力します。シミュレーションで得られた立ち上がり時間、オーバーシュート、リンギングを、組み立てたパルサーの波形と比較します。両者の差は、モデルが捉えきれていないレイアウト部分を示します。

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