高速ファイバーレーザードライバ：GaNレイアウトの実践

高速ファイバーレーザードライバ：GaNレイアウトの実践

抽象

GaN HEMTは、シリコンと比較してゲート電荷を5～10倍、出力容量を3～5倍削減するため、ポンプドライバのスイッチング周波数を500kHz以上に引き上げることができます。この記事では、400V、30Aにおけるオーバーシュート、ゲートループ、自己共振の式、レイアウト上の4つの課題、および1MHzステージをデバイス定格内に収めるための5つの手順について説明します。

はじめに

GaN高電子移動度トランジスタは、ゲート電荷が5～10分の1、出力容量が3～5分の1に低減され、逆回復電荷も発生しません。これらの3つの要素により、ポンプドライバの周波数は200kHzから500kHz、さらにはそれ以上に向上します。

周波数が高くなると、受動部品のサイズが小さくなります。200kHzでは3Lのコンバータ容積を必要とする5kWのポンプ電源は、1MHzでは約1Lに収まるため、ポンプモジュールの筐体の横ではなく、内部に収めることができます。

同時に、遷移速度も速くなります。立ち上がり時間と立ち下がり時間が1ナノ秒から5ナノ秒の場合、dV/dtは50V/nsから200V/nsとなり、シリコンのレートの10倍から20倍になります。そのため、これまで問題にならなかった寄生インダクタンスと寄生容量が波形を決定するようになります。

この記事では、オーバーシュートとゲートループの方程式、バイパス部品の自己共振限界、4つの現場における問題点、およびN4700クラスIセラミックをベースとした5つのレイアウトと部品構成の手順について解説します。

2. コアメカニズム

2.1 高周波におけるスイッチング損失

オン時の損失はシリコンの場合と同じ積に従いますが、遷移時間ははるかに短くなります。

P_sw_on = ½ × V_ds × I_d × t_rise × f_sw

ここで、P_sw_onはオン損失、V_dsはドレイン-ソース間電圧、I_dはスイッチング電流、t_riseは立ち上がり時間、f_swはスイッチング周波数です。400V、30A、立ち上がり時間3ns、周波数1MHzの場合、損失は18Wとなり、これはシリコン部品が200kHzで示す損失とほぼ同じです。同じ損失を5倍の周波数で実現するには、磁気部品を5分の1に小型化する必要があります。

2.2 寄生インダクタンスがオーバーシュートを決定する

電源を切ると、ループインダクタンスには瞬時に停止できない電流が蓄積される。

V_overshoot = L_parasitic × I_d / t_fall

ここで、V_overshootはバスに加わる電圧、L_parasiticはパッケージ、配線、コンデンサESLを含むループ全体のインダクタンス、I_dはスイッチング電流、t_fallは電流の立ち下がり時間です。

5ナノヘンリー、30A、2nsの電流は400Vのバスに75Vを加算するため、デバイスには475Vの電圧がかかります。これは定格650Vの73%に相当します。ピーク電圧を定格の80%未満に抑えることで、120Vの余裕と8nHのループ許容電圧が得られます。

2.3 ゲートループリンギング

デバイスのゲート帰還インダクタンスと入力容量は、直列共振回路を形成する。

f_gate = 1 / (2π × √(L_g × C_iss))

ここで、f_gateはゲートループのリンギング周波数、L_gはゲートリターンインダクタンス、C_issはデバイスの入力容量です。C_iss = 500 pFでリンギングを200 MHz以上に維持するには、L_gを1.27 nH以下にする必要があります。これにより、バイパスコンデンサはゲート端子から2 mm以内に配置されます。

電源インダクタンスは電力ループを同じノードに結合します。それによって発生するスパイクは以下のとおりです。

V_spike = L_source × I_d / t_fall

ここで、V_spikeはゲート・ソース間電圧誤差、L_sourceは共通ソースインダクタンスです。30 A、2 nsで0.2 nHの共通リターンを生成すると3 Vとなり、これは6 V GaNデバイスのしきい値の半分です。

2.4 バイパス部の自己共振

すべてのコンデンサは、自身の共振周波数を超えると誘導性になる。

SRF = 1 / (2π × √(ESL × C))

ここで、SRFは自己共振周波数、ESLは等価直列インダクタンス、Cは静電容量である。100 nFで1 nHの部品は15.9 MHzで共振し、10 nFで0.3 nHの部品は91.9 MHzに達する。

SRFを超えると、インピーダンスは周波数とともに上昇する。

Z_ESL = 2πf × ESL

ここで、Z_ESLは誘導性インピーダンスです。10 nHのコンデンサバンクは200 MHzで12.6 Ωを保持しますが、これはもはやバイパスではありません。100 nFから1 nFまでの段階的な値により、同一部品のグループを並列接続しても自己共振周波数は変化しませんが、帯域幅は低く保たれます。

図1 — 30 A、2 nsの降下では、オーバーシュートはナノヘンリーあたり15 V上昇するため、650 Vのデバイス定格により、電力ループは8 nH付近に制限されます。

3. エンジニアリング上の課題

問題点1：バイパスコンデンサESLがゲートをトリガーする

1 nH～3 nHのESLと配線インダクタンスを加えたバイパス部により、ゲートループには2 nH～5 nHのインダクタンスが生じる。100 V/nsの電圧では、ソースインダクタンスがパワーループ電流をゲートリターンに結合する。

0.2 nHの共有リターン抵抗を30 A、2 nsの条件で印加すると、ゲート電圧に3 Vが加算されます。これは、6 Vデバイスのしきい値電圧の半分です。結果として生じる誤動作により、ハーフブリッジの両方のスイッチに貫通電流が流れます。

問題点2：単一の入力コンデンサが共振周波数を超えると動作しなくなる

10μFの素子に10nHのESLを組み合わせた場合、200MHzでは12.6Ωとなるため、5nsのエッジによって生じる過渡現象には何の影響も及ぼさない。そのため、GaNデバイスは代わりにループインダクタンスからエッジ電流を引き出すことになる。

ループは§2.2のリンギングで応答し、LD電流フィードバック経路はその結果を駆動信号のノイズとして拾います。

問題点3：電源ループ内のトレースインダクタンス

FR-4基板上に2オンスの銅箔を施した場合、10mmの配線で約10nHのインダクタンスが発生します。入力コンデンサからドレイン、ソースを経由して戻り、30mmの配線長でループ状に配線すると、デバイスパッケージよりも大きなインダクタンスが発生します。

総ループインダクタンスが2 nH未満ということは、経路全体が5 mm × 5 mmの領域内に収まることを意味します。そのためには、薄い電源プレーンとグランドプレーンを備えた多層構造、またはリードフレームに直接取り付けられたコンデンサが必要となります。

問題点4：温度とバイアスによって低下するバイパス容量

周囲温度60℃～75℃の密閉型ポンプモジュールでは、X7Rバイパスコンデンサはバイアスと温度の影響で容量の15%～25%を失います。スイッチング周波数におけるバイパスインピーダンスもそれに伴って上昇します。

リップルはレーザーダイオードの電流ループに結合し、976 nmの励起ダイオードは波長不安定性で応答する。この効果は熱サイクルを通じて増大するため、25℃でのベンチテストでは確認できない。

4. 設計手順

戦略1：ゲートにクラスI誘電体を使用する

100 nFのN4700バイパス部品は、12Vのバイアス電圧下、125℃で100 nFの容量を維持するのに対し、X7Rでは60 nFから75 nFにとどまります。この実効容量の33%から67%の差により、ゲートループインピーダンスも同じ割合で低下します。

DCバイアス損失ゼロ、±30 ppm/°Cの係数により、この課題は解決されます。ゲートインピーダンスは-55°Cから+125°Cまで設計値に維持されるため、ペインポイント1の誤トリガーマージンが温度範囲全体で維持されます。

戦略2：デカップリング値を段階的に設定する

自己共振は√(ESL × C)に比例して低下するため、ESLの低い小さな部品でより高い周波数帯域をカバーできます。100 nF N4700 1 nHの部品は15.9 MHzで自己共振し、0402サイズの10 nF部品（0.3 nH）は91.9 MHzに達する。

ドレイン端子から3mm以内のデバイスの周囲に、10nF～47nFの小さな部品を10～20個リング状に配置し、低域用に100nFの部品を1つ追加します。100nF、10nF、1nFの各段は、1MHzから200MHzを超える周波数まで低インピーダンスを実現します。同一の部品を並列接続するとインピーダンスが低下し、共通の自己共振周波数は変わらないため、値は異なる必要があります。

戦略3：電源ループを基板スタックに組み込む

電源プレーンとグランドプレーンの間に0.1mmの誘電体層を挿入します。この層は約30pF/cm²の容量を持つため、1cm²の重なり部分で300pFの容量が流れ、インダクタンスは0.1nH未満になります。

埋め込みプレーンは、ディスクリート部​​品では対応できない100MHzを超える過渡電流を処理すると同時に、物理的なループを短縮します。 HVCT8G 1MHzから10MHz帯域のバス入口部分では、プレーンが小さすぎてエネルギーを蓄積できない。

戦略4：ゲートドライバをケルビン源に戻す

ゲートドライバのリターン線を、電源電流経路とは別に、専用の配線でソース端子に接続してください。そうすることで、電源ループがゲートループに電圧を誘導するのを防ぎます。

その配線を、両側にグランドシールドを設けた内層上に配線し、インダクタンスを0.5 nH以下に維持します。すると、測定されたゲート波形には§2.3で説明した200 MHzのリンギングが現れ、ゲート・ソース経路から3 Vのスパイクが発生します。

戦略5：電圧を2倍に設定し、最初の記事でループを確認する

400Vバスに1kV部品を使用する。このマージンにより§2.2のオーバーシュートがカバーされ、ピークが部分放電開始電圧以下に抑えられるため、バイパス容量は耐用期間中にドリフトしない。 フィルムコンデンサ DC入力で、 高速回復ダイオード クランプは、平面の静電容量が吸収できないエネルギーを覆う。

最初の試作品のスイッチノードを、低インダクタンスプローブと同軸シャントを用いて測定します。電流プローブを用いてリング周波数からループインダクタンスを確認します。これは、生産前に8 nHのループを検証する唯一の方法です。

コンポーネントパラメータ	標準値	試験条件
定格電圧（HVCT8Gシリーズ）	10kV DC	60秒間、1.5倍の高電圧試験
キャパシタンス	4700 pF ±20% (472M)	1 MHz、1 V rms
1MHzにおけるESR	50 mΩ未満	-
ループインダクタンス（E40コード）	8 nH未満	端子間隔40mm
絶縁抵抗	500V DCで10GΩ以上	25℃、相対湿度60％
使用可能温度範囲	−40℃～+125℃	IEC 60068-2シリーズ
パルスdv/dt機能	50 kV/µs以上	定格電圧で

5. GaNポンプドライバ用HVC N4700コンデンサ

このノードは、バイアスや温度変化に左右されないバイパス容量、スイッチング高調波における低損失、ゲートループに十分低いパッケージインダクタンスという3つの要件に基づいて設計されています。HVCは、この要件を満たすN4700（T3M）クラスI部品を、東莞にある自社所有の6,000平方メートルの工場で、1kVから100kVまで対応してSrTiO3ベースで製造しています。

ここで重要な6つのパラメータ

• DCバイアス容量の損失はありません。クラスI誘電体はあらゆるバイアスにおいて公称容量を維持するため、ゲートバイパスは100nFに保たれます。一方、X7R部品では20%～50%低下し、誤トリガーマージンが失われます。
• 温度係数は±30 ppm/℃です。静電容量は-55℃から+125℃の範囲で±0.35%以内に収まり、X7Rの±15%と比較して、70℃から85℃で動作するモジュールでもバイパスインピーダンスが維持されます。
• tan δ が 0.1% 以下。200 MHz、10 V AC の 100 nF バイパス部品では、誘電損失が 2% の X7R 部品の 6.3 mW に対して 63 mW に低下し、熱暴走経路が排除されます。
• ラジアルリードのHVCT8G外形におけるパッケージインダクタンスは30nH未満であり、小型ケース部品では1nHをはるかに下回るため、ステージアレイは1MHzから200MHzを超える周波数帯域をカバーします。
• 経年劣化によるドリフトはありません。静電容量は85℃で50,000時間後も2%以内に収まり、固有寿命は100,000時間を超えているため、バイパス性能が低下して断続的な誤トリガーが発生することはありません。
• フィールド修理プログラムにおける一流ブランドのドロップイン部品として認定され、新しい高速プラットフォームではレーザーOEMによって指定されています。HVC部品は、電気的パラメータとパッケージ寸法が適合しています。 村田 ねじ込み式およびラジアルリード式の高電圧部品。

配送とサポート

標準部品は4～8週間、カスタムセットは6～10週間で出荷されます。HVCアプリケーションエンジニアリングでは、ゲートループ解析、広帯域インピーダンスのためのデカップリングアレイ設計、最小ループインダクタンスのためのレイアウトレビュー、およびカスタム電圧と容量の組み合わせをサポートします。

バス電圧、スイッチング電流、立ち下がり時間、デバイス容量値、および目標オーバーシュート値をお送りください。HVCは、部品番号、ESL値、SRF値、および2サンプル評価キットを含むデカップリングプランを5営業日以内に返送します。

6。 よくある質問

Q1：GaNレイアウトインダクタンスはどの程度のオーバーシュートを生み出しますか？

V_overshoot = L_parasitic × I_d / t_fall。30 A、2 ns の立ち下がり時間の場合、1 ナノヘンリーごとに 15 V が加算されるため、5 nH は 400 V のバスに 75 V を加算し、デバイスには 475 V が印加されます。これは、定格 650 V の 73% に相当します。ピークを定格の 80% 未満に抑えることで、8 nH のループ制限が設定されます。

Q2：10μFの入力コンデンサ1個が1MHzで故障するのはなぜですか？

自己共振周波数を超えるとESLが支配的になるためです。10 µFで10 nHの部品は200 MHzで12.6 Ωを保持するため、5 nsのエッジを供給できません。ドレインから3 mm以内に10 nFから100 nFの部品を段階的に配置したアレイを使用し、100 MHz以上の帯域には埋め込み平面容量を追加してください。

Q3：コンデンサを並列に接続すると、自己共振周波数は上昇しますか？

いいえ。同一の部品を並列接続すると、ESLは分割され、静電容量は同じ比率で乗算されるため、SRF = 1 / (2π × √(ESL × C)) は変わりません。インピーダンスの大きさは低下するため、帯域幅を広げるには値が異なる必要があります。100 nFで1 nHの部品は15.9 MHzで共振し、0402サイズの10 nFで0.3 nHの部品は91.9 MHzに達します。

Q4：ゲートバイパスコンデンサはどのくらい近くに配置する必要がありますか？

ゲート・ソース端子から2mm以内。C_issが500pFの場合、200MHzを超えるリンギングにはゲートループインダクタンスを1.27nH以下に抑える必要があり、2mmのレイアウトはその許容範囲の大部分を占めます。ドライバをケルビンソーストレースに戻し、インダクタンスを0.5nH以下に維持してください。

Q5：100 V/nsでゲートの誤トリガーが発生する原因は何ですか？

共通ソースインダクタンス。V_spike = L_source × I_d / t_fall なので、30 A、2 ns で 0.2 nH の共通リターンが発生すると、ゲートに 3 V の電圧がかかります。これは 6 V 部品のしきい値電圧の半分です。また、ハーフブリッジでは両方のデバイスが同時に導通するため、スパイクは貫通電流のリスクにもなります。

Q6：X7Rのバイパス容量が筐体内で縮小するのはなぜですか？

クラスIIセラミックは、DCバイアスと周囲温度60℃～75℃の温度によって、静電容量が15%～25%低下します。この低下に伴いバイパスインピーダンスが上昇し、リップルがダイオードの電流経路に結合し、976nmのポンプ波長がドリフトします。クラスI N4700は、全範囲で公称静電容量と±0.35%の精度を維持します。

7。 リファレンス

1. E. クッフェル、WS ザングル、J. クッフェル、 高電圧工学の基礎第2版​​、ニューネス、2000年。
2. N. モハン、TM アンダーランド、WP ロビンス、 パワーエレクトロニクス：コンバータ、応用、設計、第3版、Wiley、2003年。
3. MIL-HDBK-217F 通知 2、 電子機器の信頼性予測、1995。
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10. HVCアプリケーションエンジニアリングチーム、 高電圧セラミックコンデンサ 技術リソース、https://www.hv-caps.com