MRI勾配増幅器におけるクロスキャパシタスナバ回路によるdV/dt抑制

MRI勾配増幅器におけるクロスキャパシタスナバ回路によるdV/dt抑制

抽象

グラディエントアンプ内のSiC MOSFETは、30～80 kV/μsの速度でスイッチングします。この速度は、ブリッジの浮遊容量を介して7 Tスキャナの128 MHz受信帯域に結合します。各ハーフブリッジに並列に接続されたクロスキャパシタにより、ターンオフ電流の低インピーダンス経路が確保され、dV/dtが20 kV/μs付近に維持されます。この記事では、充電電流とオーバーシュートの式、4つのフィールド故障、6つの設計ステップ、およびオーバーシュートとターンオン損失のバランスを設定するN4700の仕様について説明します。

はじめに

3テスラおよび7テスラMRIスキャナの勾配増幅器は、SiC MOSFETで構成されたハーフブリッジを駆動する。これらのデバイスは数十ナノ秒で遷移を完了する。測定されたレートは30～80 kV/μsに達し、この速度によりスイッチング損失を低く抑えることができる。

同じ速度では、数十MHzから数百MHzの周波数帯で伝導性および放射性EMIが発生します。7Tシステムの128MHz受信チェーンはこの帯域内にあります。HVCは、クロスキャパシタのない7Tサイトをいくつか測定しました。dV/dtは65kV/μsに達し、RFチャネルのノイズフロアは12dB上昇し、拡散テンソル画像にはより多くのアーティファクトが見られました。

臨床効果は測定可能である。アーチファクト判定に失敗したスキャンをオペレーターが繰り返したため、これらの施設ではシーケンス再スキャン率が30%上昇した。年間ダウンタイムは前年比で25%増加した。

ハーフブリッジに並列接続されたクロスキャパシタC_snpにより、ターンオフ電流は短く低インピーダンスのループを形成します。測定されたdV/dtは22 kV/μsまで低下します。コストはターンオン損失であるため、値は両方の曲線から取得する必要があります。この記事では、そのメカニズム、4つの現場故障、6つの設計ステップ、およびdV/dtを20 kV/μs未満に抑えるキャパシタデータについて説明します。

2. コアメカニズム

2.1 充電電流と遮断率

電源オフ時、クロスキャパシタはブリッジの浮遊インダクタンスL_strayを介して充電される。充電電流はデバイス両端の電圧勾配に追従する。

i_chg = C_snp · dV/dt

ここで、i_chgはコンデンサの充電電流、C_snpは相互容量、dV/dtはデバイスのターンオフ率である。

レート自体は、ゲート駆動、デバイスの入力容量、およびループインピーダンスによって決まります。

dV/dt = V_bus / (R_g_off · C_iss + L_stray / R_ds_off)

ここで、V_busはDCバス電圧、R_g_offはターンオフゲート抵抗、C_issはデバイス入力容量、L_strayはブリッジ浮遊インダクタンス、R_ds_offはデバイスのオフ状態抵抗である。

V_busが800V、R_g_offが10Ω、C_issが2nF、L_strayが20nHの場合、計算上のレートは約25kV/μsです。3Tハーフブリッジでは、ダイオードの回復とDCリンクのインダクタンスが同じループに加算されるため、測定値は65kV/μs近くと高くなります。

2.2 オーバーシュート電圧

バスバー上の電圧スパイクは、インダクタンスとコンデンサの値に起因する。

V_overshoot = L_stray · C_snp · dV/dt / √(L_stray · C_snp)

ここで、V_overshootはピークターンオフオーバーシュート、L_strayはブリッジの浮遊インダクタンス、C_snpはクロスキャパシタンス、dV/dtはターンオフ率である。

4.7 nFの部品ではオーバーシュートが210 V付近に抑えられ、10 nFの部品では120 V付近に抑えられます。値が大きいほど充電時間も長くなり、充電時間が長くなるとターンオン損失も大きくなります。1200 Vのデバイスの場合、4.7 nFから10 nFが動作範囲となります。

2.3 コモンモード電流

ブリッジの中間点は、寄生容量C_peを介して接地される。この容量とクロスコンデンサは分圧回路を形成する。

i_cm = C_pe · dV/dt

ここで、i_cmはコモンモード電流、C_peは中間点と接地間の寄生容量、dV/dtはターンオフ率である。

dV/dtが65 kV/μsから20 kV/μsに低下すると、コモンモード電流は最初の値の30.8%に低下し、放射EMIは約10 dB低下します。7 Tシステムでは、128 MHzの中心周波数がその帯域に近いため、コンデンサの値は画像SNRにも影響します。

2.4 放電時定数

電源を切った後、次の電源投入前にコンデンサが放電しなければ、バス上に残留電圧が蓄積される。

τ = C_snp · (R_loop + R_ds_on)

ここで、τは放電時定数、C_snpは相互容量、R_loopは放電ループ抵抗、R_ds_onはデバイスのオン状態抵抗である。

4.7 nFの部品に0.5 Ωのループと50 mΩのデバイスを組み合わせた場合、放電時間は約2.6 nsです。勾配スイッチング周期は20 μsなので、コンデンサは次のターンオンよりもずっと前に完全に放電されます。ESRが8 mΩに近い場合、定数は2.4 nsとなり、残留電圧は5%未満に抑えられます。パルス電流定格も重要です。この部品は10 kAを超えるピーク電流に耐える必要があります。

図1 — クロスキャパシタはターンオフdV/dtを約22kV/µsに維持し、同じ値でオーバーシュートとターンオン損失のトレードオフを行います。

3. エンジニアリング上の課題

問題点1：大きすぎるクロスコンデンサがターンオン損失を増加させる

オーバーシュートを抑えるために10 nF以上のコンデンサを使用する設計もあります。放電時間が長くなると、ターンオン損失が15%から25%増加します。10 nFのクロスコンデンサを使用した3 T勾配アンプでは、ターンオン損失が以前の80 Wから98 Wに増加し、モジュール接合部温度が12 °C上昇し、MTBFが12,000時間から8,500時間に低下しました。コンデンサの選択は、オーバーシュートと損失のトレードオフです。

問題点２：リード線が長くなると振動が発生する

10 nH を超えるリードインダクタンスは、50 ～ 80 MHz 帯域でコンデンサとリンギングを起こします。ある 7 T システムでは、8 mm のリードを持つ軸方向リード部品を使用しました。測定された振動はピークツーピークで ±85 V に達し、ノイズフロアは 8 dB 上昇し、画像品質は目標を下回りました。自己共振を超えると部品は誘導性になり、リンギングが大きくなります。

問題点３：クラスII容量がバイアスの影響を受ける

10 kVのバイアス電圧では、Y5VまたはX7R部品は定格容量の40%～60%を失います。X7R 10 nF/10 kVクロスキャパシタを使用した設計では、バス電圧での実効容量はわずか5 nFでした。オーバーシュートは±210 Vから±420 Vに跳ね上がり、SiCの故障率は3倍になりました。

問題点4：非対称レイアウトにより差動モードEMIが増加する

上下のクロスキャパシタ配線の長さが異なると、ターンオフ率によって浮遊インダクタンスの両端に差動電圧が発生します。この電圧がコモンモード放射に加算されます。ある3Tシステムでは配線長に15mmの差があり、差動モード放射は対称構造の場合よりも15dB高く測定されました。このシステムはEMC基準を満たしませんでした。差動モード電流はキャパシタと両方のデバイスを流れるため、配線長によってループ面積と放射電界が決まります。

4. 設計手順

戦略1：N4700 4.7 nF/30 kVクロスキャパシタを取り付ける

N4700 クラスI誘電体は、DF_effを0.1%未満、ESLを10 nH未満、PDを5 pC以下に維持します。1つの3 T改修により、dV/dtは65 kV/μsから22 kV/μsに、オーバーシュートは±420 Vから±210 Vに改善され、RFノイズフロアは10 dB改善されました。温度係数は-750 ± 120 ppm/°Cで再現性があるため、スナバ値はシミュレーションできれいにモデル化されます。

戦略2：リード線の短いネジ端子パッケージを使用する

その HVCT8G ネジ端子パッケージはリードのインダクタンスを10 nH以下に抑え、最初の共振周波数を80 MHz以上に押し上げます。ある7 Tシステムで軸方向リードをネジ端子に交換したところ、振動が±85 Vから±25 Vのピークツーピークに低下し、画質が目標値に戻りました。ネジ接続部は筐体の振動にも耐えるため、はんだ疲労による接続部の断線もありません。

戦略3：PCBレイアウトを左右対称に保つ

上下のクロスキャパシタパス間の配線長の差を2mm以内に抑えてください。ある3Tシステムでは、この差を15mmから2mmに短縮し、差動モード放射を15dB低減して、EMC試験に初回で合格しました。電源プレーンの隣にグランドプレーンを配置した4層スタックは、リターンパスの面積を縮小します。ゲートループの下では、グランドプレーンを連続させてください。

戦略4：ゲート抵抗からdV/dtを設定する

5Ω～20Ωを挿入します HVRGXP 各SiCゲートにグレーズ抵抗器を内蔵。厚膜非誘導ボディによりESLは50nH以下に抑えられ、dV/dtは15～30kV/μsの目標範囲内に収まります。両方の曲線から値を選択してください。スイッチング速度を速くすると、オン損失は減少しますが、EMIは増加します。5Ω、10Ω、15Ω、20Ωの各部品は、一般的な範囲をカバーしています。

戦略5：フリーホイール経路にHVD高速回復ダイオードを配置する

A 高速回復ダイオード trrが50 ns未満の場合、dV/dtにフィードバックされる逆回復スパイクがカットされます。ソフトリカバリにより逆回復ピークは約30%低下し、dV/dtへの二次的な寄与が20%以上除去されます。HVD部品は、2 kV～10 kVの逆電圧と5 A～30 Aの順方向電流に対応しています。

戦略6：PDをスクリーニングし、DF_effをバッチ処理する

定格電圧の1.5倍でPD≦5pCとなるように設定し、DF_eff分布マップをバッチ処理して電源仕様に書き込みます。HVC工場レポートには、各コンデンサのPD、IR、DF_effの測定データが含まれており、そのフォーマットはBOMデータベースに直接フィードされます。この測定ベースラインにより、定期交換ではなく予知保全が可能になります。

コンポーネントパラメータ	標準値	試験条件
定格電圧（HVCT8Gシリーズ）	10kV DC	60秒間、1.5倍の高電圧試験
キャパシタンス	4700 pF ±20% (472M)	1 MHz、1 V rms
1MHzにおけるESR	50 mΩ未満	-
ループインダクタンス（E40コード）	8 nH未満	端子間隔40mm
絶縁抵抗	500V DCで10GΩ以上	25℃、相対湿度60％
使用可能温度範囲	−40℃～+125℃	IEC 60068-2シリーズ
パルスdv/dt機能	50 kV/µs以上	定格電圧で

5. 勾配ハーフブリッジ用HVC N4700コンデンサ

クロスキャパシタがスイッチングサイクル全体を通して静電容量と低損失を維持すれば、dV/dtは20 kV/μs以下に抑えられます。HVCは、東莞にある6,000 m²の自社工場で、1 kVから150 kVまでの電圧範囲に対応するN4700部品を製造しています。

ここで重要な6つのパラメータ

• DF_effは0.1%未満です。高周波および高電圧でも損失は低く抑えられるため、スナバ回路による発熱は測定可能なレベルではなく、勾配電流サンプリングによって精度が維持されます。
• ESLは10 nH未満。HVCT8Gのネジ式パッケージは、最初の共振周波数を80 MHz以上に押し上げ、128 MHzの受信帯域から外します。
• 定格電圧の1.5倍において、部分放電（PD）は5 pC以下です。工場でのスクリーニングにより、耐用期間中の誘電体劣化が抑制されるため、スナバ回路のデータは安定した状態を維持します。
• バイアス印加時の静電容量。クラスI誘電体は10kVで崩壊しないため、動作電圧においてオーバーシュート抑制が維持される。
• 10kAを超えるパルス電流。この部品は、容量の変動や損失なしに、勾配放電電流を吸収します。
• 連携した構成要素。 HVR-BSP およびBOP 厚膜抵抗器HVCT9G軸方向部品、およびHVDダイオードは、ゲートループ、スナバ、および整流段用のコンデンサとともに注文されます。

一流ブランドとの相互参照。HVC部品は、電気的パラメータとパッケージ寸法が一致します。 Vishay 715C/660R、Murata DHS/DHR、および AVX HP/HK 高電圧シリーズを製造し、フォーチュン500に名を連ねるイメージング機器メーカー向けに、大量生産の勾配増幅器を製造している。

配送とサポート

標準部品は4～8週間、カスタム制振・マッチングセットは6～10週間で出荷されます。これは、上記ブランドの一般的な納期である20～30週間と比べて大幅に短縮されています。HVCのアプリケーションエンジニアリング部門は、スナバ値の選択、レイアウトレビュー、EMC事前認証をサポートします。

バス電圧、デバイスの部品番号、目標dV/dt値、およびゲート駆動値をお送りください。HVCは、部品番号、スイッチング周波数におけるDF_effおよびESRデータ、および2サンプル評価キットを記載した対応シートを5営業日以内に返送します。

6。 よくある質問

Q1：クロスコンデンサの値はどのように選べばよいですか？

V_overshoot = L_stray · C_snp · dV/dt / √(L_stray · C_snp) および充電時間 τ = C_snp · (R_loop + R_ds_on) から始めます。4.7 nF の部品では、高速放電時にオーバーシュートが 210 V 付近に抑えられます。10 nF の部品では、オーバーシュートが 120 V 付近に抑えられ、ターンオン損失が加わります。800 V バス上の 1200 V SiC ハーフブリッジの場合、4.7 nF から 10 nF の間に収まるようにしてください。

Q2：クラスII部品はなぜ高電圧時にオーバーシュート抑制性能を失うのですか？

クラスIIセラミックスは、DCバイアス下で誘電率が低下します。10 nFと表示されたX7R部品は、10 kVで5 nFと測定されたため、スナバ回路は半値コンデンサとして動作しました。オーバーシュートは±210 Vから±420 Vに跳ね上がり、SiCの故障率は3倍になりました。バイアスによる静電容量の変化が少ないN4700などのクラスI誘電体を使用してください。

Q3：コンデンサのリード線はどのくらいの長さが必要ですか？

リード線のインダクタンスは10 nH以下に抑えてください。リード線が5 mmより長い場合、インダクタンスは10 nHに達し、50 MHz～80 MHzの周波数帯でコンデンサとの共振が発生します。8 mmの軸方向リード線を使用した7 Tシステムでは、±85 Vのピークツーピーク振動と8 dBのノイズフロア上昇が測定されました。ネジ端子パッケージを使用すれば、追加部品なしでこの問題を解決できます。

Q4：ゲート抵抗だけでdV/dtを設定できますか？

ただし、制限範囲内に限ります。5Ω～20Ωのゲート抵抗を使用すると、dV/dtは15～30kV/μsの範囲に収まりますが、ピークレートはループインダクタンスとデバイスの入力容量にも依存します。L_strayが20nH、C_issが2nFの場合、駆動回路がスロープを、レイアウトがオーバーシュートを決定します。両方を固定してください。

Q5：レイアウトはなぜ左右対称である必要があるのですか？

非対称性によって、コモンモードの問題が2つの問題に分かれてしまうためです。3 T システムで 15 mm の配線差があると、対称的な構成の場合よりも差動モード放射が 15 dB 上昇し、EMC に違反しました。差動モード電流はコンデンサと両方のデバイスを流れるため、配線長によってループ面積が決まります。差を 2 mm 以内に抑えてください。

Q6：現場で抑制効果を確認するにはどうすればよいですか？

広帯域プローブと1GHzオシロスコープを用いてブリッジの中間点でdV/dtを測定し、バス電圧に対するピークオーバーシュートを記録します。同じスキャンで、128MHzにおけるRFチャネルノイズフロアを記録します。その値を20kV/μsの目標値と比較します。時間の経過とともにノイズフロアが上昇する場合は、静電容量の変化またはESRの増加を示唆します。

7。 リファレンス

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